Selasa, 30 Mei 2023

LAPORAN AKHIR MODUL 2



LAPORAN AKHIR MODUL 2 PERCOBAAN 1 KONDISI 14


1. Jurnal
[Kembali]



2. Alat dan Bahan [Kembali]

 Panel DL 2203C 
 Panel DL 2203D 
Panel DL 2203S

 
Jumper

3. Rangkaian Simulasi [Kembali]

Percobaan Pada Proteus
Sebelum di Run

Setelah di Run

Percobaan Pada Praktikum



4. Prinsip Kerja Rangkaian [Kembali]

Prinsip Kerja Rangkaian pada percobaan 1 yaitu, dimana  pada rangkaian menggunakan 2 Jenis Flip flop yang berbeda, diantaranya yaitu J-K Flip Flop dan D Flip-Flop.

Komponen yang digunakan pada rangkaian ini diantaranya adalah Switch SPDT, Power Supply, Flip Flop serta logic Probe. Fungsi diantara masing masing komponen tersebut adalah, bertujuan untuk mengetahui output yang akan dikeluarkan pada masing masing Flip Flop yang digunakan. Pada Switch SPDT berfungsi untuk menunjukkan ketika berlogika 1 atau 0, Pada power supply berfungsi untuk memberikan arus pada tiap switch yang disalurkan ke flip flop, Flip Flop difungsikan untuk objek percobaan pada rangkaian, serta logic probe berfungsi sebagai indikator atau output yang akan digunakan.
J-K Flip Flop pada rangkaian ini memiliki dasar/Jenis R-S Flip Flop, dimana dasar tiap jenis flip flop adalah dari R-S Flip Flop (Set- Reset). pada salah satu percobaan ini, J-K flip flop memiliki kondisi Toggle, dimana kondisi ini adalah kondisi yang dikenal dengan kondisi yang tidak stabil/berubah ubah.
dan untuk percobaan lainnya berfungsi dengan sebagaimana mestinya J-K Flip Flop.

dan pada D Flip Flop, terhubung dengan input B5 dengan inputan 0, kaki CLK  terhubung dengan input B6. dan untuk outputnya adalah Q yang dihubngkan dengan H4 dengan output 0 dan Q' dihubngkan ke H3 dengan output 1.

5. Video Rangkaian [Kembali]



6. Analisa [Kembali]

1. Pada percobaan satu kondisi 1,2 dan 3, terdapat kondisi X pada inputan B2,B3,B4,B5,B6, Apakah inputan ini akan mempengaruhi output yang dihasilkan? jika iya, kenapa itu terjadi dan jika tidak, siapa sebenarnya yang mempengaruhi nilai outputnya dan kenapa?

Jawab: 
Tidak karena (pada percobaan 1,2, dan 3) Flip Flop yang digunakan adalah flip flop jenis J-K dan seperti yang diketahui bahwa pada setiap fllip flop yang digunakan dasarnya sama, yaitu menggunakan R-S Flip flop, dan nilai yang mempengaruhinya yaitu inputan dari B1, dan B0. karena ketika B1 berlogika 1, dan B0 berlogika 0, maka Q akan berlogika 0, karna Q terletak pada pada inputan S. dan inputan S itu aktif low, jadi  outputnya itu 0, dan sebaliknya. sedagkan jika dia berlogika 0 sama 0, itu akan berkondisi toggle.

2. Dalam percobaan satu. apabila nilai B0 dan B1 sama. diberi logika 0, apa output yang dihasilkan pada percobaan? kenapa hal ini bisa terjadi? apa penyebab dan akibatya pada rangkaian?

Jawab:
Output yaang dihasikan yaitu 1,1 hal ini terjadi karena pada J-K flip flop sendiri memiliki R-S flip flop yang dimana R-S(reset-set) yaitu ketika S menerima inputan 0, dan R meneria 0 juga, maka ini akan mengeluarkan output 1 dan CLK. akan menunjukkan Toggle(berubah ubah). dikarenakan sebelumnya Flip Flop aktif low. jadi dia akan mentrigger ketika aktif low. dan karna kondisi terlarang maka clock akan berubah ubah logika yang dihasilkannya.

3. Dalam percobaan modul ada tentang flip flop dikenal beberapa kondisi pada flip flop diantaranya kondisi tersebut adalah,  X,Toggle, Tetap, dan terlarang. jelaskan apa yang dimaksud dengan kondisi X ,Toggle, tetap dan terlarangv beserta contohnya!

Jawab:
Kondisi X : atau  disebut dengan Don't Care. yaitu kondisi yang dimana tidak perduli baik itu logika 1 ataupun 0, karena tidak berpengaruh pada output

Toggle: kondisi dimana output yang dihasilkan tidak tetap/ berubah ubah.

Tetap: Kondisi dimana inputnya itu tetap/tidak berubah.
Terlarang: yaitu ketika kondisi pada outputnya itu sama(1,1) dan ini disebut terlarang.

contohnya: 
Kondisi X: pada input B0 dan B1, dan inputan pada B2,B3,B4,B5,B6 itu don't care.
Kondisi Toggle: yaitu ketika pada inputannya berubah ubah (1,0,1,0) berubah ubah.
Kondisi Tetap: yaitu ketika inputannya itu tetap setelah dari percobaan kondisi sebelumnya
Kondisi terlarang: yaitu ketika outputnya itu logikanya sama (1,1).


7. Link Download [Kembali]


Tidak ada komentar:

Posting Komentar

Entri yang Diunggulkan

  [ MENUJU AKHIR ] [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. Perc...